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流水线ADC的后台数字自校准技术研究与设计
摘 要：随着IT行业的快速发展，现代信号处理系统对模数转换器的精度、速度和
功耗等性能提出了更高要求。但是在现有CMOS工艺条件下单靠模拟电路设计，ADC的速度和精度几乎已经达到了极限。为了进一步提高ADC的性能以适应不断提高的市场需求，研究人员不得不寻求新的行之有效的途径。研究表明，在现有电路设计和工艺水平上对ADC进行数字校正和补偿，对提高ADC的性能非常有效。
本文通过对流水线ADC的误差来源的深入分析，针对流水线ADC的两大主要误差来源——比较器失调和运放增益误差，研究了冗余位校准和伪随机序列校准这两种数字后台校准算法。其中冗余位校准算法通过采用冗余位，可以使比较器的失调电压放宽到±0.5LSB,即在这个范围内的比较器失调都不会导致错误的输出结果，这大大降低了模拟电路的设计难度。伪随机序列注入校准算法通过采用伪随机序列注入的方法，在数字电路中估计所校准级的增益误差，然后根据估计出的实际级间增益在数字电路中校正输出结果，以消除增益误差对量化结果的影响。此方法不会给模拟电路带来额外的设计难度，只在一定程度上增加数字电路的复杂度，以很小的代价大大降低模拟电路设计的难度。
仿真结果表明，采用数字后台校准算法后，流水线ADC的有效位数由校准 前的 8.49提高到了 13.9，SFDR、SNR 的值分别由校准前的 67.2dB 和 53.2dB 提高到了校准后的 112dB 和 85.9dB。
关键字：流水线ADC ，数字后台校准，冗余位校正，伪随机序列注入校正。
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